かねてから限界を迎えたという声が聞こえる「ムーアの法則」に代わる、新たな進化の道筋をHuaweiが示しました。詳細は以下から。

◆半導体「持続可能な発展」もたらす新原理をファーウェイが開発
Huaweiのプレスリリースによると、本日開催された2026年IEEE国際回路システムシンポジウム（ISCAS）において、同社の何廷波氏が『実践における新たな半導体の道』と題した基調講演を行ったそうです。
何氏は製造プロセスの微細化によってトランジスタの実装数を引き上げるムーアの法則に代わる新たな原理「タウ（τ）スケーリング法則」によって、半導体産業を発展させることを提唱。

半導体デバイスや回路、チップ、システムを横断して多段階で協調を最適化する革新的なコア技術「ロジックフォールディング」や以下の方法によって、性能やエネルギー効率、トランジスタ密度を向上させるとのこと。
分かりやすく言うと、今までは製造プロセスの微細化頼みだったトランジスタ密度の引き上げを、電気信号が流れる距離を短くして伝達速度の遅延を低減し、効率を改善することによって目指すというものです。
・デバイスレベルでは、トランジスタと相互接続の抵抗と寄生容量を最適化し、下層の物理層におけるデバイスレベルの時定数τを最小化する。
・回路レベルでは、LogicFoldingアーキテクチャを採用することで、従来の回路レイアウトの物理的な制約を打破し、クリティカルパス配線を大幅に短縮し、信号伝搬における抵抗負荷と容量負荷を効果的に低減し、最終的にトランジスタ密度と回路性能を向上させます。
・チップレベルでは、ソフトウェア、アーキテクチャ、シリコンのフルスタック協調設計を採用することで、命令とデータフローに対するきめ細かなワークロード駆動型制御を実現し、システムレベルの並列性と効率性を向上させ、エンドツーエンドの実行時間を大幅に短縮します。
・システムレベルでは、UnifiedBusを使用してコンピューティングシステムの相互接続プロトコルを再定義し、SuperPoDの統一メモリアドレッシングとネイティブメモリセマンティクスを実現することで、システム通信の遅延を大幅に削減します。
◆1.4nmプロセスに匹敵するトランジスタ密度を実現へ
なお、Huaweiはアメリカによる規制が本格化した後の過去6年間でτスケーリング法則に基づいた381種類のチップセットを設計・量産し、幅広い産業や市場に投入済み。
今年秋に投入される新型Kirinプロセッサはロジックフォールディングを初めて採用することで性能を飛躍的に向上させるほか、2031年までに1.4nmプロセスに相当するトランジスタ密度を実現すると予測しています。
また、何氏は今後の展望について以下のようにコメント。科学者や開発者、そして各企業と連携したオープンな環境で開発を進めることで、持続可能な発展を目指すとしています。
「半導体業界の継続的な進歩を推進するには、オープンさと協力が鍵となると考えています。半導体の進化の過程において、どの企業も単独で全ての答えを見つけることはできません。τスケーリング法則を通じて、世界中の科学者、エンジニア、そして業界パートナーと緊密に連携し、半導体およびエレクトロニクス産業の持続可能な発展を推進していきたいと考えています」
原子に迫るサイズまで微細化が進む中、初の2nm製造となるクアルコムの「Snapdragon 8 Elite Gen 6 Pro」がプロセッサだけで5万円程度になるとみられるなど、製造コスト高騰が止まらない近年のロジック半導体。

ムーアの法則に代わるアプローチをHuaweiが低コストで実用化した場合、半導体を武器に同社へ過酷な制裁を科したアメリカの覇権が揺らぐのかどうかに注目が集まりそうです。

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