PCテクノロジートレンド 2024 - CPU編
●2024年のIntel CPU - Meteor Lakeの派生とArrow Lakeへの移行
2024年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う毎年恒例の特集記事「PCテクノロジートレンド」をお届けする。本稿はCPU編だ。Meteor Lakeを公約通り投入したIntel、そしてZen 4が好調に推移したAMD、ライバル2社の今後の計画を追ってみたい。
＊＊＊
○Intel CPU
2023年12月、一応公約通りMeteor LakeがCore Ultraブランドで投入された。Core Ultraについては既にこちらで説明しているので割愛するとして、問題はこの先の話である。現時点ではまだCore Ultraは全部で11製品しか発表されていない。ではこの先どこまで増えるのか？ というのはちょっと見えないのだが、現時点で分かっているのは
P SKUは投入されない(廃止)
特定用途(NUCクラスの超小型PC、一部の組み込み向けなど)用途に、H SKUとほぼ同等のスペックでPS SKUが用意される「らしい」。ちなみにSocketはLGA1851
Desktop向けのS SKUはMeteor Lake世代では無い
というあたり。P SKUを廃止した理由は不明であるが、なのでMeteor LakeはUで無ければHという、ちょっと極端な構成になってしまった。U SKUはそもそもCPU TileがP-Core×2+E-Core×8という縮小構成で、IO TileもないからDiscrete GPUの接続もできない構成で、なのでミニノートとかにはこれでもいいだろうが、メインストリーム以上には力不足である。なのでメインストリーム以上はH SKUを使い、これまでP SKUを利用していた製品向けにはcTDPを使って動作周波数と消費電力を制限する、という形の実装となる。
このMeteor Lakeの後継となるのがArrow Lakeで、こちらはIntel 20Aを利用する最初の製品である(Photo01)と同時に、Desktop/Mobileの両方のプラットフォームに供給される製品でも「あった」(過去形)。さてこのArrow Lakeであるが、Tile構成になっている事そのものはMeteor Lakeと同じであり、細かい改良はあるにせよ基本的にはCPU/GPU/SoC/IOという4つのTileから構成される事そのものは変更なさそうだ。またBase TileとFoverosで接続される構造そのものにも変更はないだろう。
変更があるのはその製造プロセスである。Photo01ではIntel 20AとExternal N3という表記(Intel 4はMeteor Lakeだ)があるわけだが、実際には
S/H/HX SKU : TSMC N3E
U SKU : Intel 3
という事になるらしい。Intel 20Aはどこに行った？ という話であるが、どうも開発が遅延しているとの事。少なくともHX SKUに関しては8P+16E構成で、P-CoreがLion Cove、E-CoreがSkymontという名前になる。このLion Cove/SkymontがMeteor LakeのRedwood Cove/Crestmontからどう変わったか、に関しては今のところ資料が無い。拡張命令が追加される事そのものは明らかになっており(Photo02)、なのでRedwood Coveの焼き直しというよりはもう少し手が入っていると思われるが、これに関する詳細は明らかにされていない。
ところでS/H/HXがTSMC N3Eを使う理由だが、これは何となく想像がつく。Processの所で説明したように、Intel 3の当初の生産量は非常に限られている。OregonのD1は、全体で月産4万枚のWafer生産能力があるとされるが、これは全てのプロセスノードの合計の話であって、Intel 3だけを4万枚製造できるわけではない。おまけに、そのIntel 3を使うSierra ForestとGranite Rapidsも控えており、こちらは極端にダイサイズが大きい。となると、D1のIntel 3の生産能力は殆どSierra ForestとGranite Rapidsに費やされることになる(というか費やさないと間に合わない)訳で、ここで更に出荷数量の多いCCG向けのDesktop/Mobile製品まで作るのは流石に無理、と判断されたのだと思う。
この結果として、Intel 3を利用するU SKUはともかくとして、TSMC N3Eを使うS/H/HX SKUの出荷はTSMCの所で説明したように2024年第3四半期末〜第4四半期になると想像される。つまりDesktop向けのArrow Lakeが投入されるまでは、現在のRaptor Lake Refreshベースの13th Gen Coreプロセッサを引っ張るしかない訳だ。
ちなみにこのArrow Lake、GPU TileはMeteor Lakeと同じくXe-HPGベースのものになるし、何しろ統合GPUだからメモリバンド幅は限られる訳で、恐らく最大構成でもMeteor Lakeと同じ8 Xe Coreに留まるだろう。異なるのはプロセスで、こちらはIntel社内のプロセスで置き換えになる。現状一番可能性が高いのはIntel 7+であろう。IO Tileも同じく。SoC Tileはひょっとすると14nmかもしれないが断言はしにくい(スペック的には14nmで十分間に合うとは思う)。
このArrow Lakeの後に登場するのがLunar Lakeであるが、こちらはArrow Lakeの派生型というか、超小型PCに向けた構成である。現在聞こえてきている話は、CPUは4P+4Eで12MB LLCを搭載。GPUはXe2-HPGで最大8 Xe Coreであるが、大きく異なるのはこれを複数Tileにするのではなく、一つのダイにまとめている事。製造プロセスはTSMC N3Eである。パッケージそのものは2 Die(Compute DieとSoC Die)構成で、更にパッケージ上にLPDDR5X-8533を2ch(容量は16GB〜32GB)統合したワンチップ製品とされる。恐らくこれが登場するのは2024年末辺りになるかと思う。
2023年10月に行われたIntel Innovationにおけるクライアント製品のロードマップを見る限り、更にこの後継であるPanther Lakeが2025年以前に投入されるように見えなくも無いが、実際にはPanther Lakeが投入されるのは2025年以降になるだろう。それも2025年末とか、2026年とかいう時期までずれ込むらしい。Intel 20Aが遅れているという事は、Intel 18Aも当然この遅れをモロに受ける事になるからだ。
ちなみにこのPanther LakeはArrow Lakeの後継というよりはLunar Lakeの後継という方が正しい模様だ。Arrow Lakeの後継は？ というと、2025年中にArrow Lake Refreshが投入されるが、これはCPU Tileが刷新(大型化)され、8P+32Eとかいう化け物になるらしい(LLCも大容量化される模様)。これはタイミング的に間に合えばIntel 20Aに戻る可能性もあるが、TSMC N3Eのままの可能性も残されている。
個人的には、Dual Fab対応で物理設計がなされているのではないかと考えている。効率だけ考えればIntel 20Aを切り捨ててTSMC N3Eを利用する方が賢明だが、Intel 20Aを立ち上げないとIFSのビジネスが成立しない以上、Intel 20Aでの製品実績を作るのは必須と考えられるからだ。ただIntel 20Aがスケジュール通りに製造できなかった場合、Arrow Lake Refreshまで投入出来なくなるのはビジネス的にクリティカルである。そう考えるとDual Fab対応は(設計コストこそ嵩むものの)安全な策だと思う。
なお、そのArrow Lake Refreshの後継としてNova Lakeなるコード名と構成情報も出て来ているが、このあたりはまだだいぶ先という事もあって、正直どこまで情報が正しいのか判断が出来ない。とりあえずはArrow Lake Refreshあたりまでが「比較的確実」な線と考えておくのが妥当だろう。
ついでにサーバー向け製品についてもちょっと触れておきたい。今年前半中に、Sierra ForestベースのXeonがリリースされる、という話は既に何度か報じたとおりだ。昨年10月のIntel InnovationではそのSierra Forestのサンプルも示された(Photo03)。さて、そのSierra Forestだが、Compute Tile×2の外側にIO Tile×2が配されるという構造になっている(Photo04)。さてこれのTileの大きさだが、そのSierra Forestのウェハがこちら(Photo05)。ここからTileのサイズは概ね22.3×26.5mmで、591平方mm程度になると推察される。Emerald RapidsのXCCのTileよりは小さい(こちらは推定で778.7平方mmに達する)ものの、Sapphire RapidsのXCC Tile(400平方mm)をはるかに上回る。で、目下の疑問はこんな巨大なダイを、Intel 3を使って十分なYieldで製造できるのか？ というあたりだ。何しろMeteor LakeのCPU Tileは70平方mm強だから、それなりに欠陥が多くても結構な数のダイが取れるわけだが、Sierra Forestは1枚のWaferから100個しか取れない。
ちなみに続くGranite Rapidsは、更にTileサイズが大型化するとみられる。Photo06はGranite RapidsとSierra Forestに共通の構造であるが、Granite Rapidsは恐らくCompute Tileを3つ並べた構造になると思われる。で、そのGranite Rapidsは最大132coreと伝えられており、つまりCompute Tile一つあたり44coreという計算だ。Intel 7世代の場合で言えば、Sapphire RapidsのXCCが15coreで400平方mm、Emerald RapidsのXCCが32coreで779平方mmと考えると、44coreのGranite RapidsはIntel 7でロジック密度が上がったとはいえ、700平方mmを切るのは難しそうに思える(プロセスの所でもちょっと書いたが、ロジックそのものは微細化で密度を上げられるが、L2とかL3などのキャッシュはSRAMなので、ここはそれほど密度が上がらない)。本当にIntel 3でこの巨大なダイを十分なYieldで製造できるのか、現時点では定かではない。
余談ながらこのSapphire Rapids/Granite Rapidsではパッケージが一新される。ソケットはLGA7529で、寸法は104.5mm×70.5mm。Emerald RapidsまでのLGA4677のほぼ倍の面積となる。Photo04で、600平方mm近いダイが小さく見えるのは、そういう理由である。
このGranite Rapidsの後に出てくる製品として現時点で明らかになっているのはClearwater Forestのみである。こちらはSierra Forestの後継でE-Coreのみの製品となり、Intel 18Aでの製造を予定しているが、Panther Lake同様に多少後ろにずれるのではないかと思われる。コアそのものはArrow Lakeと同じSkymontベースではあるが、Photo02にClearwater Forest専用とかPanther Lake/Clearwater Forestのみサポートの機能(USER_MSRとかFRED、NMI-Source Reporting)があるあたり、Skymontの改良版というか派生型になるものと予想される。
●2024年のAMD CPU - 見えてきたZen 5、大幅なアーキテクチャ変更か
○AMD CPU
Zen 4及びZen 4cベースの製品をほぼ全てロードマップ通りにリリース出来たのが2023年であった。2022年6月に示されたロードマップによれば、Zen 4世代はZen 4とZen 4+3D V-Cache、それとZen 4cがリリースされる予定で、この全てが既に出荷開始している。またZen 4製品は基本的にTSMC N5を使うが、Ryzen 7040シリーズやRyzen Pro 7040シリーズ、それに2023年12月に発表されたRyzen 8040シリーズはTSMC N4での製造となっている。といってもTSMCのN4はトランジスタ密度が若干(138.2MTr/平方mm→143.7MTr/平方mmなので3.9%程度)向上している程度で、配線密度などは変わりがない。N4PとかN4Xであればまた性能も向上するのだが、今のところN4Pに移行するよりも、N3Eへの移行した方が賢明だと考えているようだ。
さてそのZen 5であるが、これは結構な内部変更になると見られている。結果的にAMDもTick-Tock戦略を実行している格好になるが、いわゆる旧来のTick(プロセス刷新)とTock(アーキテクチャ刷新)に従えばZen 3→Zen 4ではマイクロアーキテクチャは大きく変わらず、その代わりプロセスは7nm→5nmに刷新されたので、これはTick扱いになる。これに対してZen 5はマイクロアーキテクチャレベルで色々手が入ったものになる、と予想されている。ただそれに加えてプロセスもTSMC N3Eに移行するので、Tick+Tochという形になると見た方が正確なのかもしれない。
さて、そのZen 5のマイクロアーキテクチャ(Nirvanaというコード名だそうだ)であるが、Zen 4からかなり強化された重厚なものらしい。Zen 4のマイクロアーキテクチャはこちらが判りやすいが、Zen 5では
8 wide dispatch/rename(Zen 4は6)
6 ALU(Zen 4は4)
4 Load/2 Store(Zen 4は合計で4)
という事になっている。またはっきりしないが、FPUはどうも512bit幅に拡張されたらしい。Decode段の性能は不明だが、ここまでDispatchを増やしている以上、最低でも5 x86命令のDecodeが可能で、ひょっとすると6かもしれない。L1 I-Cacheは32KBで据え置きだが、L1 D-Cacheは48KBに拡張されている。性能の方は不明だが、Single Thread性能(≠IPC)が最大30%向上、という数字もあるらしい。他にも分岐予測メカニズムの強化なども上がっており、Tickに相応しくかなり手が入ったものになっている模様だ。実際ALUの数だけなら、Alder Lakeに搭載されたGolden Coveを上回る規模になっている。
ただ今一つはっきりしないのが、Mobile向けの構成である。2023年12月に発表されたHawk PointことRyzen 8040は、いわばPhoenix Point Refreshとでもいうべき中継ぎであり、本来のPhoenix Pointの後継はこちらにも出てくるStrix Pointである。ただこのStrix PointはMobile向けのAPUで、しかも恐らくMonolithic Dieの構造になりそうだ。そこに16coreブチ込むのか？ というとかなり怪しい。とはいえZen 4ベースという事も無く、Zen 5にはなるようで、どうもZen 5世代のCCXはかなりフレキシビリティがありそうな気配がある。
というのは、Strix PointはZen 5コアにRDNA 3(3.5、という話もあるが不明)、それとXDNA 2のNPUを組み合わせた構成になるが、その先にはZen 5+Zen 5cというHybrid構成もあり得る(少なくともそういう計画はあるらしい。本当にそういう製品が出て来るか、はまた別の話だが)そうで、それをいちいちCCXを分けていると無駄にダイサイズが大きくなる。どうも最小構成は4coreで、8/12/16coreまでスケール可能で、かつZen 5とZen 5cの両方を利用できる仕組み、という事になっている様にしか筆者には考えられない。まぁそういう形にCCXを構築する事そのものは不可能ではないだろう。(Strix Point自体がZen 5+Zen 5cになる、という話もあるのだが、正直かなり怪しいと考えて居る)。このStrix Pointは今年前半中の投入を目指している様なので、プロセスはTSMC N4でという事になるだろう。
では従来のRyzenとかEPYCに使われている方は？ というと、これはN3Eを利用しての生産となり、恐らく第3四半期末〜第4四半期の投入になると思われる。こちらはDieあたり16coreだから、Desktop Ryzenは32coreまでとなり、EPYCはGenoaと同じプラットフォームで192coreが実現する事になる筈だが、実はTurinは128core止まり(つまり最大でも8CCD)で、Zen 5cを積んだBergamo Next(Turin Denseという言い方もあるそうだ)で192coreを実現という報道もある。ただまぁGranite Rapidsが132coreだそうだから、128coreあれば十分競合できる構成である。プラットフォームそのものは変更が無く、DesktopはAM5のままだし、ServerはGenoaと共通のSocket SP5を利用した形となる。気になるのはメモリ帯域だが、Granite Rapids同様にTurinもMR-DIMMをサポートする事になると見られる。なのでDDR5-8800相当ということでGenoaのDDR5-4800の倍にはならないもののの83%増しということで、一応コアあたりのメモリ帯域はGenoa世代より4割弱増える計算になる。あとはIPCの改良や大容量化されたと思われるL2でカバーというあたりだろう。
ここで気になるのは、最終的にL2/L3がどのくらいの容量になるかということだ。現在聞こえてきている話では、L2は2MBないし3MBに増量され、L3は32MB/CCXで据え置きらしい。この2つある、というのはCCDが2種類あるという風には考えにくい。可能性的に言えば、Zen 5が3MBでZen 5cが2MBというあたりか。一方のL3、内部的には32MBのUnifiedではなく、16MB×2になっているという話が伝わってきている。理由は？ というと、Unified L3に16個のコアがぶら下がる形になると、L3 AccessのLatencyが大きくなりすぎてしまうため、ということらしい。なので8コアづつ16MBのL3に接続する形で、L3同士はInfinity Fabricで接続(ということは、つまりCCDから一度IOD経由で繋がる形)に戻るようだ。これ、中身で言えばCCXが16コアに対応、というよりはAMDがBergamoで実装した「一つのダイの中に2つのCCXがあり、それぞれ8core/32MB」の構成をちょっといじり、8core/16MBに変更したCCXを2つ実装した、という方が近いように思える。
L3が半減した理由はダイサイズ削減だろう。TSMCのN5→N3EだとChip Densityは最大1.3倍程度になるとされる。それでいてコア数は倍だから、ロジック領域は53.8%ほど面積が増えることになる。ちょっとZen 4世代に戻って、Ryzen 9 7950X3Dの3Dレンダリングイメージ(Photo07)を見ると、左側のダイのうち3D V-Cacheの面積はダイ全体の55.4%ほど。ここはそのままL3の面積になるから、それ以外は44.6%程になる計算だ。で、この44.6%の部分がプロセス微細化＋コア数増加で53.8%面積が増えたとすると、Zen 5 CCDの面積はZen 4 CCDの24%増し程になる計算だ。Zen 4 CCDの面積が概ね71平方mmとされるから、Zen 5 CCDの面積は88平方mm程になると予測される。ちなみにこれはL2の大容量化は考慮していないラフな計算なので、実際はもう少し大型化し、90平方mm台になりそうだ。仮にここでL3を大容量化したとすると、Zen 5 CCDの面積は130平方mm台に達する計算になる。昨日のプロセス編でも触れた様に、3nmのWafer製造コストは5nmの1.5倍であり、更に面積が倍近くなったらZen 5 CCDの原価はZen 4 CCDの3倍に達する計算になる。流石にAMDとしてはこれは許容できないだろう(と言うかL3を32MBに据え置いても、Zen 5 CCDの原価はZen 4 CCDの原価の倍近くなる)。L3を増強しなかったのはある意味苦渋の選択だったのだろう、という気がする。ただL3に関しては3D V-Cacheを使うという逃げ道があるので、これでよしとしたのだろうとは思うが。
なお、2024年に投入されるDesktopのRyzenに関しては、GPUはRDNA3ベースながらEU数はかなり抑えたものになるだろう。IODは引き続き6nmでの製造と目されており、またDesktop向けはメモリ帯域も精々DDR5-6400をサポートする程度だから、GPUを強化してもそれほど描画性能は上がらない。ここでの大幅な性能向上は期待できないだろう。
2024年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う毎年恒例の特集記事「PCテクノロジートレンド」をお届けする。本稿はCPU編だ。Meteor Lakeを公約通り投入したIntel、そしてZen 4が好調に推移したAMD、ライバル2社の今後の計画を追ってみたい。
○Intel CPU
2023年12月、一応公約通りMeteor LakeがCore Ultraブランドで投入された。Core Ultraについては既にこちらで説明しているので割愛するとして、問題はこの先の話である。現時点ではまだCore Ultraは全部で11製品しか発表されていない。ではこの先どこまで増えるのか？ というのはちょっと見えないのだが、現時点で分かっているのは
P SKUは投入されない(廃止)
特定用途(NUCクラスの超小型PC、一部の組み込み向けなど)用途に、H SKUとほぼ同等のスペックでPS SKUが用意される「らしい」。ちなみにSocketはLGA1851
Desktop向けのS SKUはMeteor Lake世代では無い
というあたり。P SKUを廃止した理由は不明であるが、なのでMeteor LakeはUで無ければHという、ちょっと極端な構成になってしまった。U SKUはそもそもCPU TileがP-Core×2+E-Core×8という縮小構成で、IO TileもないからDiscrete GPUの接続もできない構成で、なのでミニノートとかにはこれでもいいだろうが、メインストリーム以上には力不足である。なのでメインストリーム以上はH SKUを使い、これまでP SKUを利用していた製品向けにはcTDPを使って動作周波数と消費電力を制限する、という形の実装となる。
このMeteor Lakeの後継となるのがArrow Lakeで、こちらはIntel 20Aを利用する最初の製品である(Photo01)と同時に、Desktop/Mobileの両方のプラットフォームに供給される製品でも「あった」(過去形)。さてこのArrow Lakeであるが、Tile構成になっている事そのものはMeteor Lakeと同じであり、細かい改良はあるにせよ基本的にはCPU/GPU/SoC/IOという4つのTileから構成される事そのものは変更なさそうだ。またBase TileとFoverosで接続される構造そのものにも変更はないだろう。
変更があるのはその製造プロセスである。Photo01ではIntel 20AとExternal N3という表記(Intel 4はMeteor Lakeだ)があるわけだが、実際には
S/H/HX SKU : TSMC N3E
U SKU : Intel 3
という事になるらしい。Intel 20Aはどこに行った？ という話であるが、どうも開発が遅延しているとの事。少なくともHX SKUに関しては8P+16E構成で、P-CoreがLion Cove、E-CoreがSkymontという名前になる。このLion Cove/SkymontがMeteor LakeのRedwood Cove/Crestmontからどう変わったか、に関しては今のところ資料が無い。拡張命令が追加される事そのものは明らかになっており(Photo02)、なのでRedwood Coveの焼き直しというよりはもう少し手が入っていると思われるが、これに関する詳細は明らかにされていない。
ところでS/H/HXがTSMC N3Eを使う理由だが、これは何となく想像がつく。Processの所で説明したように、Intel 3の当初の生産量は非常に限られている。OregonのD1は、全体で月産4万枚のWafer生産能力があるとされるが、これは全てのプロセスノードの合計の話であって、Intel 3だけを4万枚製造できるわけではない。おまけに、そのIntel 3を使うSierra ForestとGranite Rapidsも控えており、こちらは極端にダイサイズが大きい。となると、D1のIntel 3の生産能力は殆どSierra ForestとGranite Rapidsに費やされることになる(というか費やさないと間に合わない)訳で、ここで更に出荷数量の多いCCG向けのDesktop/Mobile製品まで作るのは流石に無理、と判断されたのだと思う。
この結果として、Intel 3を利用するU SKUはともかくとして、TSMC N3Eを使うS/H/HX SKUの出荷はTSMCの所で説明したように2024年第3四半期末〜第4四半期になると想像される。つまりDesktop向けのArrow Lakeが投入されるまでは、現在のRaptor Lake Refreshベースの13th Gen Coreプロセッサを引っ張るしかない訳だ。
ちなみにこのArrow Lake、GPU TileはMeteor Lakeと同じくXe-HPGベースのものになるし、何しろ統合GPUだからメモリバンド幅は限られる訳で、恐らく最大構成でもMeteor Lakeと同じ8 Xe Coreに留まるだろう。異なるのはプロセスで、こちらはIntel社内のプロセスで置き換えになる。現状一番可能性が高いのはIntel 7+であろう。IO Tileも同じく。SoC Tileはひょっとすると14nmかもしれないが断言はしにくい(スペック的には14nmで十分間に合うとは思う)。
このArrow Lakeの後に登場するのがLunar Lakeであるが、こちらはArrow Lakeの派生型というか、超小型PCに向けた構成である。現在聞こえてきている話は、CPUは4P+4Eで12MB LLCを搭載。GPUはXe2-HPGで最大8 Xe Coreであるが、大きく異なるのはこれを複数Tileにするのではなく、一つのダイにまとめている事。製造プロセスはTSMC N3Eである。パッケージそのものは2 Die(Compute DieとSoC Die)構成で、更にパッケージ上にLPDDR5X-8533を2ch(容量は16GB〜32GB)統合したワンチップ製品とされる。恐らくこれが登場するのは2024年末辺りになるかと思う。
2023年10月に行われたIntel Innovationにおけるクライアント製品のロードマップを見る限り、更にこの後継であるPanther Lakeが2025年以前に投入されるように見えなくも無いが、実際にはPanther Lakeが投入されるのは2025年以降になるだろう。それも2025年末とか、2026年とかいう時期までずれ込むらしい。Intel 20Aが遅れているという事は、Intel 18Aも当然この遅れをモロに受ける事になるからだ。
ちなみにこのPanther LakeはArrow Lakeの後継というよりはLunar Lakeの後継という方が正しい模様だ。Arrow Lakeの後継は？ というと、2025年中にArrow Lake Refreshが投入されるが、これはCPU Tileが刷新(大型化)され、8P+32Eとかいう化け物になるらしい(LLCも大容量化される模様)。これはタイミング的に間に合えばIntel 20Aに戻る可能性もあるが、TSMC N3Eのままの可能性も残されている。
個人的には、Dual Fab対応で物理設計がなされているのではないかと考えている。効率だけ考えればIntel 20Aを切り捨ててTSMC N3Eを利用する方が賢明だが、Intel 20Aを立ち上げないとIFSのビジネスが成立しない以上、Intel 20Aでの製品実績を作るのは必須と考えられるからだ。ただIntel 20Aがスケジュール通りに製造できなかった場合、Arrow Lake Refreshまで投入出来なくなるのはビジネス的にクリティカルである。そう考えるとDual Fab対応は(設計コストこそ嵩むものの)安全な策だと思う。
なお、そのArrow Lake Refreshの後継としてNova Lakeなるコード名と構成情報も出て来ているが、このあたりはまだだいぶ先という事もあって、正直どこまで情報が正しいのか判断が出来ない。とりあえずはArrow Lake Refreshあたりまでが「比較的確実」な線と考えておくのが妥当だろう。
ついでにサーバー向け製品についてもちょっと触れておきたい。今年前半中に、Sierra ForestベースのXeonがリリースされる、という話は既に何度か報じたとおりだ。昨年10月のIntel InnovationではそのSierra Forestのサンプルも示された(Photo03)。さて、そのSierra Forestだが、Compute Tile×2の外側にIO Tile×2が配されるという構造になっている(Photo04)。さてこれのTileの大きさだが、そのSierra Forestのウェハがこちら(Photo05)。ここからTileのサイズは概ね22.3×26.5mmで、591平方mm程度になると推察される。Emerald RapidsのXCCのTileよりは小さい(こちらは推定で778.7平方mmに達する)ものの、Sapphire RapidsのXCC Tile(400平方mm)をはるかに上回る。で、目下の疑問はこんな巨大なダイを、Intel 3を使って十分なYieldで製造できるのか？ というあたりだ。何しろMeteor LakeのCPU Tileは70平方mm強だから、それなりに欠陥が多くても結構な数のダイが取れるわけだが、Sierra Forestは1枚のWaferから100個しか取れない。
ちなみに続くGranite Rapidsは、更にTileサイズが大型化するとみられる。Photo06はGranite RapidsとSierra Forestに共通の構造であるが、Granite Rapidsは恐らくCompute Tileを3つ並べた構造になると思われる。で、そのGranite Rapidsは最大132coreと伝えられており、つまりCompute Tile一つあたり44coreという計算だ。Intel 7世代の場合で言えば、Sapphire RapidsのXCCが15coreで400平方mm、Emerald RapidsのXCCが32coreで779平方mmと考えると、44coreのGranite RapidsはIntel 7でロジック密度が上がったとはいえ、700平方mmを切るのは難しそうに思える(プロセスの所でもちょっと書いたが、ロジックそのものは微細化で密度を上げられるが、L2とかL3などのキャッシュはSRAMなので、ここはそれほど密度が上がらない)。本当にIntel 3でこの巨大なダイを十分なYieldで製造できるのか、現時点では定かではない。
余談ながらこのSapphire Rapids/Granite Rapidsではパッケージが一新される。ソケットはLGA7529で、寸法は104.5mm×70.5mm。Emerald RapidsまでのLGA4677のほぼ倍の面積となる。Photo04で、600平方mm近いダイが小さく見えるのは、そういう理由である。
このGranite Rapidsの後に出てくる製品として現時点で明らかになっているのはClearwater Forestのみである。こちらはSierra Forestの後継でE-Coreのみの製品となり、Intel 18Aでの製造を予定しているが、Panther Lake同様に多少後ろにずれるのではないかと思われる。コアそのものはArrow Lakeと同じSkymontベースではあるが、Photo02にClearwater Forest専用とかPanther Lake/Clearwater Forestのみサポートの機能(USER_MSRとかFRED、NMI-Source Reporting)があるあたり、Skymontの改良版というか派生型になるものと予想される。
●2024年のAMD CPU - 見えてきたZen 5、大幅なアーキテクチャ変更か
○AMD CPU
Zen 4及びZen 4cベースの製品をほぼ全てロードマップ通りにリリース出来たのが2023年であった。2022年6月に示されたロードマップによれば、Zen 4世代はZen 4とZen 4+3D V-Cache、それとZen 4cがリリースされる予定で、この全てが既に出荷開始している。またZen 4製品は基本的にTSMC N5を使うが、Ryzen 7040シリーズやRyzen Pro 7040シリーズ、それに2023年12月に発表されたRyzen 8040シリーズはTSMC N4での製造となっている。といってもTSMCのN4はトランジスタ密度が若干(138.2MTr/平方mm→143.7MTr/平方mmなので3.9%程度)向上している程度で、配線密度などは変わりがない。N4PとかN4Xであればまた性能も向上するのだが、今のところN4Pに移行するよりも、N3Eへの移行した方が賢明だと考えているようだ。
さてそのZen 5であるが、これは結構な内部変更になると見られている。結果的にAMDもTick-Tock戦略を実行している格好になるが、いわゆる旧来のTick(プロセス刷新)とTock(アーキテクチャ刷新)に従えばZen 3→Zen 4ではマイクロアーキテクチャは大きく変わらず、その代わりプロセスは7nm→5nmに刷新されたので、これはTick扱いになる。これに対してZen 5はマイクロアーキテクチャレベルで色々手が入ったものになる、と予想されている。ただそれに加えてプロセスもTSMC N3Eに移行するので、Tick+Tochという形になると見た方が正確なのかもしれない。
さて、そのZen 5のマイクロアーキテクチャ(Nirvanaというコード名だそうだ)であるが、Zen 4からかなり強化された重厚なものらしい。Zen 4のマイクロアーキテクチャはこちらが判りやすいが、Zen 5では
8 wide dispatch/rename(Zen 4は6)
6 ALU(Zen 4は4)
4 Load/2 Store(Zen 4は合計で4)
という事になっている。またはっきりしないが、FPUはどうも512bit幅に拡張されたらしい。Decode段の性能は不明だが、ここまでDispatchを増やしている以上、最低でも5 x86命令のDecodeが可能で、ひょっとすると6かもしれない。L1 I-Cacheは32KBで据え置きだが、L1 D-Cacheは48KBに拡張されている。性能の方は不明だが、Single Thread性能(≠IPC)が最大30%向上、という数字もあるらしい。他にも分岐予測メカニズムの強化なども上がっており、Tickに相応しくかなり手が入ったものになっている模様だ。実際ALUの数だけなら、Alder Lakeに搭載されたGolden Coveを上回る規模になっている。
ただ今一つはっきりしないのが、Mobile向けの構成である。2023年12月に発表されたHawk PointことRyzen 8040は、いわばPhoenix Point Refreshとでもいうべき中継ぎであり、本来のPhoenix Pointの後継はこちらにも出てくるStrix Pointである。ただこのStrix PointはMobile向けのAPUで、しかも恐らくMonolithic Dieの構造になりそうだ。そこに16coreブチ込むのか？ というとかなり怪しい。とはいえZen 4ベースという事も無く、Zen 5にはなるようで、どうもZen 5世代のCCXはかなりフレキシビリティがありそうな気配がある。
というのは、Strix PointはZen 5コアにRDNA 3(3.5、という話もあるが不明)、それとXDNA 2のNPUを組み合わせた構成になるが、その先にはZen 5+Zen 5cというHybrid構成もあり得る(少なくともそういう計画はあるらしい。本当にそういう製品が出て来るか、はまた別の話だが)そうで、それをいちいちCCXを分けていると無駄にダイサイズが大きくなる。どうも最小構成は4coreで、8/12/16coreまでスケール可能で、かつZen 5とZen 5cの両方を利用できる仕組み、という事になっている様にしか筆者には考えられない。まぁそういう形にCCXを構築する事そのものは不可能ではないだろう。(Strix Point自体がZen 5+Zen 5cになる、という話もあるのだが、正直かなり怪しいと考えて居る)。このStrix Pointは今年前半中の投入を目指している様なので、プロセスはTSMC N4でという事になるだろう。
では従来のRyzenとかEPYCに使われている方は？ というと、これはN3Eを利用しての生産となり、恐らく第3四半期末〜第4四半期の投入になると思われる。こちらはDieあたり16coreだから、Desktop Ryzenは32coreまでとなり、EPYCはGenoaと同じプラットフォームで192coreが実現する事になる筈だが、実はTurinは128core止まり(つまり最大でも8CCD)で、Zen 5cを積んだBergamo Next(Turin Denseという言い方もあるそうだ)で192coreを実現という報道もある。ただまぁGranite Rapidsが132coreだそうだから、128coreあれば十分競合できる構成である。プラットフォームそのものは変更が無く、DesktopはAM5のままだし、ServerはGenoaと共通のSocket SP5を利用した形となる。気になるのはメモリ帯域だが、Granite Rapids同様にTurinもMR-DIMMをサポートする事になると見られる。なのでDDR5-8800相当ということでGenoaのDDR5-4800の倍にはならないもののの83%増しということで、一応コアあたりのメモリ帯域はGenoa世代より4割弱増える計算になる。あとはIPCの改良や大容量化されたと思われるL2でカバーというあたりだろう。
ここで気になるのは、最終的にL2/L3がどのくらいの容量になるかということだ。現在聞こえてきている話では、L2は2MBないし3MBに増量され、L3は32MB/CCXで据え置きらしい。この2つある、というのはCCDが2種類あるという風には考えにくい。可能性的に言えば、Zen 5が3MBでZen 5cが2MBというあたりか。一方のL3、内部的には32MBのUnifiedではなく、16MB×2になっているという話が伝わってきている。理由は？ というと、Unified L3に16個のコアがぶら下がる形になると、L3 AccessのLatencyが大きくなりすぎてしまうため、ということらしい。なので8コアづつ16MBのL3に接続する形で、L3同士はInfinity Fabricで接続(ということは、つまりCCDから一度IOD経由で繋がる形)に戻るようだ。これ、中身で言えばCCXが16コアに対応、というよりはAMDがBergamoで実装した「一つのダイの中に2つのCCXがあり、それぞれ8core/32MB」の構成をちょっといじり、8core/16MBに変更したCCXを2つ実装した、という方が近いように思える。
L3が半減した理由はダイサイズ削減だろう。TSMCのN5→N3EだとChip Densityは最大1.3倍程度になるとされる。それでいてコア数は倍だから、ロジック領域は53.8%ほど面積が増えることになる。ちょっとZen 4世代に戻って、Ryzen 9 7950X3Dの3Dレンダリングイメージ(Photo07)を見ると、左側のダイのうち3D V-Cacheの面積はダイ全体の55.4%ほど。ここはそのままL3の面積になるから、それ以外は44.6%程になる計算だ。で、この44.6%の部分がプロセス微細化＋コア数増加で53.8%面積が増えたとすると、Zen 5 CCDの面積はZen 4 CCDの24%増し程になる計算だ。Zen 4 CCDの面積が概ね71平方mmとされるから、Zen 5 CCDの面積は88平方mm程になると予測される。ちなみにこれはL2の大容量化は考慮していないラフな計算なので、実際はもう少し大型化し、90平方mm台になりそうだ。仮にここでL3を大容量化したとすると、Zen 5 CCDの面積は130平方mm台に達する計算になる。昨日のプロセス編でも触れた様に、3nmのWafer製造コストは5nmの1.5倍であり、更に面積が倍近くなったらZen 5 CCDの原価はZen 4 CCDの3倍に達する計算になる。流石にAMDとしてはこれは許容できないだろう(と言うかL3を32MBに据え置いても、Zen 5 CCDの原価はZen 4 CCDの原価の倍近くなる)。L3を増強しなかったのはある意味苦渋の選択だったのだろう、という気がする。ただL3に関しては3D V-Cacheを使うという逃げ道があるので、これでよしとしたのだろうとは思うが。
なお、2024年に投入されるDesktopのRyzenに関しては、GPUはRDNA3ベースながらEU数はかなり抑えたものになるだろう。IODは引き続き6nmでの製造と目されており、またDesktop向けはメモリ帯域も精々DDR5-6400をサポートする程度だから、GPUを強化してもそれほど描画性能は上がらない。ここでの大幅な性能向上は期待できないだろう。
