PCテクノロジートレンド 2024 - プロセス編
●2024年のTSMC - 王者は今年も順調？ N3の利用がApple以外にも拡大へ
2024年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う毎年恒例の特集記事「PCテクノロジートレンド」をお届けする。まずは例年通り、業界のあらゆる活動に大きな影響を及ぼす半導体プロセスの動向から紹介したい。
＊＊＊
皆様、あけましておめでとうございます。本年もよろしくお願いします。毎度のことながら、筆者はまだ年が明けておりません。
○TSMC
2023年はN5及びN4がメインストリームになり、N7とかN6が次第に減りつつある、という感じになった。まだ2023年Q4のFinancial Statementが出ていないので2023年Q1〜Q3のFinancial StatementからRevenue by Technologyをピックアップしてみた(Photo01〜03)が、この辺の推移は明白である。まぁAMDは全製品N5/N6に移行しているし、NVIDIAはTSMC 4N(N4のNVIDIAカスタマイズ版)を使っており、これはN5の派生型だから、この辺の勢いは明確である。IntelにしてもGPU(Intel Arc)にはN6を、Meteor LakeではGPU TileにN5、SoC Tile/IO TileにはN6を使っている訳で、N7〜N4の2世代でTSMCで売上の半分を占めるのも無理はない。
さて今年はどうなるか？ という話だが、順調にN3への移行が進むだろう。2022年末にN3の量産がスタートした訳だが、初期生産はAppleが全量を独占、この結果としてAppleは2023年10月にApple M3シリーズを発表出来た。勿論Appleが必要とするチップの量が他社より明確に多いという理由はあるにしても、2022年末に量産開始をしてから、それが市場に出てくるまで10か月位掛かるのが昨今の先端プロセスの半導体であるというのは間違いない。
話を戻すと、そんな訳で2023年中はAppleのみがN3プロセスを利用する事になった格好だが、2024年は多数のメーカーがN3に移行する事になる。アナウンスレベルで言えば、2023年9月7日にMediaTekが次期主力製品を3nmでTape outした事を発表したが、これがTSMCとの共同アナウンス、というあたりに思惑が透けて見える。N3は開発当初から色々難産であり、最初に開発していたN3そのものは実はキャンセル。これを改良したN3BプロセスをAppleは利用している(昨年のロードマップではN3Eを採用、と書いたがこれは間違いであった)。
ただこのN3Bを使うのはほぼAppleの様で、MediaTekを含む殆どの顧客はN3B(というか最初のN3)の簡易版であるN3Eプロセスを利用すると見られている(Photo04)。ちなみにどの辺が簡易版か？ というと、N3Bは25工程でEUVを利用し、しかも配線層はEUVのDouble Patterningを必要とするほど攻めていたが、N3EではEUV工程を19に減らし、また配線をSingle Patterningに改めたらしい。面白いのがこれで性能はむしろN3Bより僅かながら上がったらしいのだが、配線をSingle Patterningにしたということは配線間隔がN3Bより大きくなっている筈で、性能は兎も角実装密度が減らないのはどういうトリックなのだろう？ そのN3E、2023年第4四半期に量産を開始予定というアナウンスはあったものの、正確にいつスタートしたか(あるいはまだしていないか)という話は出て来ていない。そもそも2023年6月のTSMC 2023 Technology Symposium North Americaの際には2023年第2四半期中に量産開始予定とか言っていたのに、2023年10月23日の四半期決算での説明では「2023年第4四半期からの量産開始を予定。」と説明されているあたり、現実問題としては2023年末にスタートと考えておくのが無難な線だろうか。
こうなると、上で述べたMediaTekのSoCとかは今年第2四半期の終わり頃には少量出てくるかもしれないが、ある程度の数が期待できるのはもう少し後、第3四半期末〜第4四半期というあたりではないかと思う。タイミング的に言えば、2024年のCOMPUTEXでお披露目があり、大量出荷開始は2024年9〜11月くらいというのが現実的なタイムラインであろう。要するにZen 5コアのRyzen/EPYCやRadeon RX 8000シリーズ、GeForce RTX 5000シリーズ、それとArrow Lakeベースの製品が投入されるのは今年後半、それも第3四半期末〜第4四半期に掛けてになるだろうと想像される(なんでここでArrow Lakeが出て来るかという話はIntel CPUのところで)。
この後の製品に関して言えば、先のPhoto04に従って説明すれば、まずN3Eの後継としてN3Pが今年中の量産開始を予定している。といっても現実問題として、N3Eを立ち上げて本格量産している間にN3Pを並行して立ち上げるというのは結構難しい訳で、Apple向けのN3Bが一段落した辺りでN3B向けの製造設備をN3Pに置き換えてゆくという格好で、立ち上がりは今年後半になり、ニーズが高まるようであればN3Eのラインも一部N3Pに置き換わってゆくという格好だろう。そう考えると、量産開始は早くても今年後半というあたりで、N3Pを利用した製品の市場投入は実際問題として2025年になるだろうと思われる。
そのN3PのHPC向けがN3Xとなる。こちらは動作電圧を高めて動作周波数を引き上げた(ので、消費電力はドカンと増える)バージョンになると予想される。特定用途向け(一部のHPC向けと、あとはAI Training向けあたりだろうか)なのでそれほど生産量は大きくならないだろう、というのが筆者の予想だ。というのは昨今のデータセンター事情を見ると、HPC向けとかAI向けでも性能/消費電力比が非常に重要視されるようになってきており、性能も高いが消費電力も高いプロセスは敬遠される方向にある。その辺を考えると、ニーズはそれほど大きくないだろうと予想される。そもそもN3Xは2025年に量産開始ということは、製品が出てくるのは2026年以降になるが、これはN2と色々重なる感じであり、どちらかというとN2を選ぶ顧客の方が多いのではないか？ という気もする(この辺、まだN2の性能とかロジック密度、特性などの詳細があまりハッキリしていないので断言はしかねるが)。
なおN3AE及びN3Aは自動車向けである。要するに高信頼性向けプロセスという扱いであり、例えば配線層の縦方向の厚みを増やす(水平方向でのジオメトリの変更は基本的には無い筈)などの方法で、長期稼働時の故障率を自動車業界が求める水準まで引き下げる対策が取られたものとなる。今年量産開始となるN3AEは"Early"の名前が示すように早期アクセス版であり、これを使って自動車メーカーやTier 1はサンプルチップを製造。そのサンプルチップで耐久性や安全性の試験を行い、仮に問題が出たらそれをフィードバック。対策を盛り込んで量産車に適用するのは2026年量産開始となるN3Aプロセスとなる。まぁあまりこちらは一般のユーザーには関係ない話である。
次はそのN2について。TSMC 2023 Technology Symposium North Americaで示された数字では、N3Eと比較して10〜15%の性能向上ないし20〜30%の省電力化、それと1.15倍の実装密度向上がN2で実証出来た、というものだった。ただこれは開発中の試作シリコンを利用しての評価結果という話で、しかもロジックではなくSRAMを利用しての数字だそうで、まだこの数字が実際の量産プロセスのものとして使えるわけではない様だ。ちなみにNanosheetを利用したトランジスタの性能そのものは80%向上(恐らくN3あたりと比較しての数字だろう)とされるが、256MbitのSRAMを試作し、Yieldが50%を超えたというのは、進捗を考えれば間違いなく前には進んでいるのだが、量産開始にはまだ色々乗り越えるべき壁がありそうに思える。ちなみにこのN2でTSMCはBackside PDN、つまり基板裏面からの電源供給をオプション提供するとしている(逆にN3世代はBackside PDNは今のところ提供予定が無いらしい)。今のところTSMCはN2の提供予定を2025年からずらしていない。ので、2025年末辺りに量産を開始、搭載製品が2026年に投入されるというあたりだろうか。そのN2の次にN2PとかN2Xも予定されている様だが、こちらがどうなるかは今のところ情報が無い(Photo05)。
ところでN7〜N4まではサラッと流してしまったが、Photo05にもある様にメインストリーム向けは今後N4PあたりにシフトするとTSMCは予測しているわけで、実際PCマーケット向けで言えばCPUやGPUはとっくにシフト済で、今後はそれこそNVMeのコントローラなどがまさにN4Pというか5nm世代にシフトしてくると予測されている。
ではN7というかN6は今後廃れるか？ というと、これがしぶとく生き残りそうである。主な用途はPHYなどのアナログを含む周辺回路系とSRAMである。この分野ではAMDが先行していて、Ryzen/EPYCの3D V-Cacheとか、GDDR6/Infinity Cacheを実装したRadeon RX 7000シリーズのMCD(Memory Cache Die)がこれだが、IntelもMeteor LakeでSOC TileとIO TileをやはりTSMC N6で製造している。なんで？ という理由は昨年のロードマップでも説明したが、主に配線密度が向上しないのが理由でSRAMの実装密度は7nm世代を境に急激に伸び悩んでおり、もうN6で作ろうがN4で作ろうが、同じ容量のSRAMだとエリアサイズが殆ど変わらなくなっている。これはPHYとか周辺回路系も同じで、PHYなんかは微細化してもエリアサイズは変わらないし、USBとかSATAのコントローラを高速化する必要性も薄い(N6でも十分高速に動く)。もっと言えば、プロセスを微細化すると動作電圧も下がるが、これは逆に言えば耐電圧が下がっているという意味でもあり、なのでN6で動いている周辺回路をN4に持っていった場合、入出力回りは耐電圧を引き上げるためにむしろ回路が複雑化してしまう。つまりメリットが皆無なわけだ。
それでいてプロセスを微細化するとコストが跳ね上がる。tom's Hardwareが2023年7月に報じたTSMCのWafer Priceによれば、2024年度のTSMCのWaferの生産価格は1枚当たり
7nm : $9,725
5nm : $12,730
3nm : $19,150
だそうで、結構大きな差がある。ちなみにこれは量産のコストであるが、設計コストの方も7nmと5nm以降では大違い(Photo06)であり、そりゃ性能も面積も変わらないのなら、なるべく7nmを使った方が有利である。N6というのはそのギリギリのプロセスであり(既にTSMCはN7の受注を終了しているので、今後のデザインはN6なりN6Pに限られる)、なのでより高密度なSRAMを実装できるテクニックとかが開発されない限り、このN6世代は相当残る事になると思われる。
ただロジックそのものは引き続き先端プロセスを使う訳で、したがって(UCIeを使うかどうか、はまた別にして)Chipletの形でN3あるいはN2以降のロジック部をN6のSRAMやPHYなどと組み合わせる、という使われ方が今後はより広範に使われることになるかと思う。実際のところ、例えばAMDは3D V-CacheでSRAMのダイを2つ積層してロジックに搭載するという事を製品化しているし、Instinct MI300シリーズではN6で製造したInfinity Cache兼HBM3コントローラのダイの上にGPUなりCPUのダイを載せるという実装を既に行っている。こうした使われ方は今後も増えて来るのは間違いないし、そうなると引き続き7nm世代のプロセスが使われるだろう。Photo03では7nm世代が16%くらいまで減っているが、2024年はこれが10%くらいまで下がるかもしれないものの、そこで下げ止まりになるのではないかと予想している。ちなみにPhoto03はあくまでもRevenue、つまり売上ベースの話であって、Waferの枚数ベースで言えば5nmのWaferは7nm Waferの1.5倍位の生産量と考えられる。この7nm世代は長く使われることになりそうだ。
●2024年のSamsung - 歩留まり改善次第で面白いが、情報が……
○Samsung
2022年は割とオープンにSamsung Foundry ForumやSAFE Forumの情報を公開してくれたSamsungであるが、2023年は殆ど非公開になってしまっており、それもあって情報があまりない。とはいえ、以前こちらで示したロードマップ(Photo07)そのものに変更はない。既に2022年のうちにSF3Eはリリースされており、2023年はSF4PやSF5Aが量産に入った「筈である」。というのは、実際にそれを使っている顧客が判らない(Samsung自身も公開しておらず、また筆者が調べた限りではSF4PとかSF5Aを使っていると公言している顧客も存在しない)ので、立ち上がっているかどうかがはっきりしないためである。実はこれまでも業界では、たびたびSamsungが採用されるという「噂」は存在した。これは主にTSMCの供給能力が常に逼迫状態にあるからで、なのでTSMCだけに頼るのではなくSamsungも使う、という話である。実際過去には、例えばNVIDIAはA100をTSMC N7で、RTX 30シリーズをSamsung 8Nで製造するといった形で、TSMCだけに頼らない方策を取っていた。Qualcommも同じである。もっともそのQualcomm、Snapdragon 8 Gen 4はSamsungを使わずにTSMCだけを使う事にしたといった報道もあり、正直なところSamsungのSF4シリーズの需要がどの程度あるのか、筆者には掴み切れていない。
実はそのSnapdragon 8 Gen 4は当初SF3を想定していたらしい。2023 Symposium on VLSI Technology and Circuitsにおける発表(Photo08)では、SF4世代と比較して22%の高速化と34%の省電力化、21%のエリア面積削減が実現した(Photo08)としており、これを組み合わせることでSF4世代より大幅に高性能かつ省電力・省面積を実現できるという触れ込みであったが、そもそもSF3Eが当初のYieldが10%台、その後2022年末あたりで40%台まで向上したものの、そこから遅々としてYieldが上がらず、SF3についても状況があまり変わっていないらしい。これがQualcommにとってはやはり許容範囲外だったようだ。SamsungはTSMCと比較すると大幅に値下げをかましているらしいのだが、それでもSF3は先端プロセスだけに製造コストはかなり高いと思われる。それでいてYieldが5割を切ってたら、それは考え直すのも無理ないだろう。
もっともSF4世代に関してはYieldが70%を超えた、という報道もある。同じ報道では、AMDがZen 5cベースのCCDをこのSF4世代(流石にSF4Xという事は考えられないので、SF4Pあたりかと思うのだが、ひょっとするとSF4かもしれない)で製造するという報道がある(Zen 5ベースのCCDはTSMCのN3Eだろう)ので、これが実現すればAMDはTSMCとSamsungのDual Fabの形で製品を投入する可能性がある。同様にAMDのRadeonやTSMCのGeForceについても、バリュー向けの下位製品向け(AMDならNAVI43、NVIDIAならB106あたり)は、コスト削減という意味でもSF4を利用する可能性は残っていそうだ。
●2024年のIntel - 計画は死守、今年はIntel 3の立ち上がりが鍵
○Intel
IntelのProcessに関するロードマップそのものは、2022年2月のInvestor Conferenceで示されたこちらから基本的に変更はない。2022年度には既にIntel 7をリリース。2023年度にはIntel 7+に加え、何とか年末にIntel 4を採用したMeteor LakeベースのCore Ultra製品の出荷を開始した事で、辛うじてロードマップ死守に成功している。
辛うじて、というのは本来Intel 4は2022年後半に量産開始していた筈で、なのに出荷が1年後というのはロードマップを守れているうちに入れていいのか？ というグレーゾーンに入っているからだ。まぁ以前こちらでレポートしたように、当初の生産はOregonのD1のみで、量産工場であるFab 34での生産開始は2023年10月だったことを考えれば、「量産こそスタートしていたものの、生産量が少なかったのである程度蓄積するまで出荷が出来なかった」と言い張ることができる範疇ではあるのと、必ずしもMeteor Lakeの出荷の遅れがIntel 4だけにあるとは限らない(CPU Tileは製造できたけど、他のTileの供給が遅れたとか、EMIB/Foverosに問題があったとか、要因は色々あり得る)事を考えれば、ギリギリセーフといったところだろうか。
これに引き続き、2023年後半にはIntel 3の量産が開始した「筈」なのだが、実際は微妙に遅れた(Photo09)。2023年12月に開催されたAI EverywhereイベントでGelsinger CEOは5ノード分のウェハを公開したが、この際に明確に「Intel 3は来年(つまり2024年)量産を開始する」と説明しており、2023年中は"Manufacturing ready"状態ではあるものの、実際に量産は開始していなかった。なので今年はまずこのIntel 3の量産が本当に立ち上がるのか、というのがポイントになる。
とはいえ、Intel 4とIntel 3がそこまで大きく違うのか？ というとちょっと微妙である。そもそもIntelはIntel 4とIntel 3の違いを明確に説明していない。実のところプロセスそのものには大きな違いは無く、
High Density Cell Libraryが提供される
VTオプションが増えた
という程度らしい。Intel 4プロセスそのものの説明は以前こちらで行っているが、Intel 4そのものは最大8VT(PMOS/NMOSそれぞれ4種類の電圧を用意)構成となっている。この電圧の幅をさらに広げて、より高性能な動作を可能にしたり、逆により省電力な構成にしたり、という選択の幅を広げるということらしい。要するにIFS(Intel Foundry Service)向けに、より幅広い動作オプションを提供するという話で、逆にプロセスそのものにはそれほど手が入らない(どれほどか、というのは良く判らないが)らしい。
ちなみにIntel 4であるが、こちらで説明したように、M0層の形成ですらEUVを使っておらず、SAQP(つまりDUVの液浸)ベースで製造が行われている。よくもこれをSAQPでやったな、と思わなくもないのだが、EUVを使って複雑なパターン形成を行うにはまだ習熟度が足りなかったか、EUV Stepperの数が十分ではなかったか、あるいはその両方が要因かと思われる。ただこれはTSMCのN3→N3Eと同じような話で、EUVを使ってタイトなジオメトリを狙って歩留まりを下げるより、確実に量産できることを狙ったのであれば、それは理解できる話ではある。このあたりはIntel 3もそのまま引き継ぐと思われるので、ここでの製造難易度は低いと思われる。
むしろ問題はそのIntel 3の量産工場が未だに明らかになっていない事だと思う。Intel 4はまず当初OregonのD1で少量の生産がスタートし、本格量産はIrelandのFab 34が引き継ぐ形になる訳だが、現時点でIntelはIntel 3の量産Fabがどこになるか明らかにしていない。現在Arizonaに建設中のFab 52/62は今年量産に入る予定だが、ここで製造されるのはIntel 20Aである。またOhioに建造中のFab 27はそもそも稼働が2025年になりそうだし、ターゲットはIntel 18Aである。2023年12月に、建設費用250億ドルのうちイスラエル政府が32億ドルを援助する事が発表されたFab 38が製造するプロセスはまだ発表されていないが、こちらは2028年から運用を開始とかいう話になっているので、Intel 3には到底間に合わない。消去法的に言えば、そうなると可能性がありそうなのはArizonaのFab 42という事になる。
ただ今年Intel 3の量産を始めるためには、既にFab 42にEUV Stepperが納入開始されていないとおかしい。Fab 34に最初のEUV Stepperが納入されたのは2022年12月で、Fab 34でのIntel 4の量産が開始されたのが2023年9月という事を考えると、少なくとも量産開始の9か月前にはEUV Stepperが導入されないと間に合わないという計算になるからだ。この辺りは現状ちょっと不明である。逆に言うと、Intel 3の量産を2024年中に始めるためには、遅くても3月までにEUV Stepperが納入されている必要がある。まぁIntel 3も当初はOregonのD1で量産をスタートする事になると思われるので、Fab 42の稼働開始は多少遅れても許されるのかもしれないが。
あともう一つ気になるのはFab 34の今後である。Intel 4を使うのはMeteor Lakeのみであり、しかもCPU Tileだけだからそれほど大量の製造能力は必要ない(何しろダイサイズは推定で73.9平方mmほど。Wafer 1枚から730個ほど取れる計算になる)。なので、今はまだIntel 4を使ってMeteor Lakeの製造に専念しているだろうが、今後はIntel 3を混在して製造する様になっても不思議ではないと考えられる。
ちなみにIntel 3はSierra ForestとGranite Rapidsが利用する事になるが、こちらはかなりサイズの大きなTileが必要になると見られる。現状Intel 4は100平方mmを切るサイズのダイしか量産できていない訳で、600平方mmを超えるサイズで本当に歩留まり良く製造できるか、というのが次の試練となるだろう。
あと最後に余談を一つ。Intel 18Aの先のプロセスに向けて、IntelはASMLの次世代EUV Stepper(High NA:NA=0.55)を契約したという話は以前から発表されており、2023年12月に最初のプロトタイプがASMLからIntel(納入先はOregonのD1X)に送り出された事が報じられた訳だが、IntelはこのHigh NAのEUV Stepperで、初期ロットの10台のうち6台を確保した、なんて話が2023年末に流れてきた。
まぁこの事そのものは別に問題ではないのだが、High NAのEUV Stepperではマスクの作り方が変わる。NA=0.33の場合、マスクは縦横4倍サイズであるが、NA=0.55では縦8倍横4倍になるため、Reticle Limitが半分に減る。ということは、例えば400平方mm程度までは1 shotで露光できるが、これを超えるようなサイズのダイの場合だと、ダブルパターニング方式で上半分と下半分を別々のマスクで露光するという面倒な作業が必要になる。これは単純にスループットが半減する以上に、この2回のshotの位置合わせの精度を十分に高めないと、パターンそのものがつながらないとかいう話になって、Yieldが極端に落ちる事に繋がる。解決策としては縦方向のサイズが従来の倍になるマスクを作れば行けるという事になる話だが、それはそれでまた難易度が高く、今聞いている限りではそういう方向にはいかないようだ。
また、ウェハ1枚を丸ごと露光する際のShot(露光処理そのもの)数が倍になる。まぁShot数が倍になったからと言って消費電力もきっちり倍になる訳ではないにせよ、相応に消費電力が増える＝製造コストがさらに上昇する事に繋がる。
加えて、High NAのStepperではObscurationと呼ばれる現象が避けられないとされている。DUVまではレンズを使って光を収束させる事が出来たが、EUVではレンズに当たるものが作れないので、基本ミラーを使ってEUVを収束させる事になる。ところがHigh NAではこのミラーのサイズが大型化するため、あるミラーが他のミラーを遮って影になってしまう、という現象が避けられない。これがObscurationで、当然遮られた場合にはまともにパターニング出来なくなる。この影響を減らすために色々技法が考案されているが、それでもNA=0.33の時よりもYieldが悪化しやすい事は避けられない。あとNA=0.33の時には120nmほどあった露光深度が、NA=0.55だと41nmまで減ってしまう。これはなかなか厳しい数値である。
そんな訳で、High-NAのEUVを導入するのはいいが、これを使いこなすのは従来のNA=0.33の時よりもさらに難しくなる。Intelが6台ものHigh-NA EUV Stepperを導入する、というのはここで他社に先駆けてHigh-NA EUV Stepperを導入して早期に技術的な方法論を確立する事で、Intel 18A以降のプロセス開発で優位に立ちたいという意欲の表れと考えられる。この辺はまだ当分先の話になるのだが。
2024年の幕開けに、パーソナルコンピュータのハードウェア技術の動向を占う毎年恒例の特集記事「PCテクノロジートレンド」をお届けする。まずは例年通り、業界のあらゆる活動に大きな影響を及ぼす半導体プロセスの動向から紹介したい。
＊＊＊
皆様、あけましておめでとうございます。本年もよろしくお願いします。毎度のことながら、筆者はまだ年が明けておりません。
2023年はN5及びN4がメインストリームになり、N7とかN6が次第に減りつつある、という感じになった。まだ2023年Q4のFinancial Statementが出ていないので2023年Q1〜Q3のFinancial StatementからRevenue by Technologyをピックアップしてみた(Photo01〜03)が、この辺の推移は明白である。まぁAMDは全製品N5/N6に移行しているし、NVIDIAはTSMC 4N(N4のNVIDIAカスタマイズ版)を使っており、これはN5の派生型だから、この辺の勢いは明確である。IntelにしてもGPU(Intel Arc)にはN6を、Meteor LakeではGPU TileにN5、SoC Tile/IO TileにはN6を使っている訳で、N7〜N4の2世代でTSMCで売上の半分を占めるのも無理はない。
さて今年はどうなるか？ という話だが、順調にN3への移行が進むだろう。2022年末にN3の量産がスタートした訳だが、初期生産はAppleが全量を独占、この結果としてAppleは2023年10月にApple M3シリーズを発表出来た。勿論Appleが必要とするチップの量が他社より明確に多いという理由はあるにしても、2022年末に量産開始をしてから、それが市場に出てくるまで10か月位掛かるのが昨今の先端プロセスの半導体であるというのは間違いない。
話を戻すと、そんな訳で2023年中はAppleのみがN3プロセスを利用する事になった格好だが、2024年は多数のメーカーがN3に移行する事になる。アナウンスレベルで言えば、2023年9月7日にMediaTekが次期主力製品を3nmでTape outした事を発表したが、これがTSMCとの共同アナウンス、というあたりに思惑が透けて見える。N3は開発当初から色々難産であり、最初に開発していたN3そのものは実はキャンセル。これを改良したN3BプロセスをAppleは利用している(昨年のロードマップではN3Eを採用、と書いたがこれは間違いであった)。
ただこのN3Bを使うのはほぼAppleの様で、MediaTekを含む殆どの顧客はN3B(というか最初のN3)の簡易版であるN3Eプロセスを利用すると見られている(Photo04)。ちなみにどの辺が簡易版か？ というと、N3Bは25工程でEUVを利用し、しかも配線層はEUVのDouble Patterningを必要とするほど攻めていたが、N3EではEUV工程を19に減らし、また配線をSingle Patterningに改めたらしい。面白いのがこれで性能はむしろN3Bより僅かながら上がったらしいのだが、配線をSingle Patterningにしたということは配線間隔がN3Bより大きくなっている筈で、性能は兎も角実装密度が減らないのはどういうトリックなのだろう？ そのN3E、2023年第4四半期に量産を開始予定というアナウンスはあったものの、正確にいつスタートしたか(あるいはまだしていないか)という話は出て来ていない。そもそも2023年6月のTSMC 2023 Technology Symposium North Americaの際には2023年第2四半期中に量産開始予定とか言っていたのに、2023年10月23日の四半期決算での説明では「2023年第4四半期からの量産開始を予定。」と説明されているあたり、現実問題としては2023年末にスタートと考えておくのが無難な線だろうか。
こうなると、上で述べたMediaTekのSoCとかは今年第2四半期の終わり頃には少量出てくるかもしれないが、ある程度の数が期待できるのはもう少し後、第3四半期末〜第4四半期というあたりではないかと思う。タイミング的に言えば、2024年のCOMPUTEXでお披露目があり、大量出荷開始は2024年9〜11月くらいというのが現実的なタイムラインであろう。要するにZen 5コアのRyzen/EPYCやRadeon RX 8000シリーズ、GeForce RTX 5000シリーズ、それとArrow Lakeベースの製品が投入されるのは今年後半、それも第3四半期末〜第4四半期に掛けてになるだろうと想像される(なんでここでArrow Lakeが出て来るかという話はIntel CPUのところで)。
この後の製品に関して言えば、先のPhoto04に従って説明すれば、まずN3Eの後継としてN3Pが今年中の量産開始を予定している。といっても現実問題として、N3Eを立ち上げて本格量産している間にN3Pを並行して立ち上げるというのは結構難しい訳で、Apple向けのN3Bが一段落した辺りでN3B向けの製造設備をN3Pに置き換えてゆくという格好で、立ち上がりは今年後半になり、ニーズが高まるようであればN3Eのラインも一部N3Pに置き換わってゆくという格好だろう。そう考えると、量産開始は早くても今年後半というあたりで、N3Pを利用した製品の市場投入は実際問題として2025年になるだろうと思われる。
そのN3PのHPC向けがN3Xとなる。こちらは動作電圧を高めて動作周波数を引き上げた(ので、消費電力はドカンと増える)バージョンになると予想される。特定用途向け(一部のHPC向けと、あとはAI Training向けあたりだろうか)なのでそれほど生産量は大きくならないだろう、というのが筆者の予想だ。というのは昨今のデータセンター事情を見ると、HPC向けとかAI向けでも性能/消費電力比が非常に重要視されるようになってきており、性能も高いが消費電力も高いプロセスは敬遠される方向にある。その辺を考えると、ニーズはそれほど大きくないだろうと予想される。そもそもN3Xは2025年に量産開始ということは、製品が出てくるのは2026年以降になるが、これはN2と色々重なる感じであり、どちらかというとN2を選ぶ顧客の方が多いのではないか？ という気もする(この辺、まだN2の性能とかロジック密度、特性などの詳細があまりハッキリしていないので断言はしかねるが)。
なおN3AE及びN3Aは自動車向けである。要するに高信頼性向けプロセスという扱いであり、例えば配線層の縦方向の厚みを増やす(水平方向でのジオメトリの変更は基本的には無い筈)などの方法で、長期稼働時の故障率を自動車業界が求める水準まで引き下げる対策が取られたものとなる。今年量産開始となるN3AEは"Early"の名前が示すように早期アクセス版であり、これを使って自動車メーカーやTier 1はサンプルチップを製造。そのサンプルチップで耐久性や安全性の試験を行い、仮に問題が出たらそれをフィードバック。対策を盛り込んで量産車に適用するのは2026年量産開始となるN3Aプロセスとなる。まぁあまりこちらは一般のユーザーには関係ない話である。
次はそのN2について。TSMC 2023 Technology Symposium North Americaで示された数字では、N3Eと比較して10〜15%の性能向上ないし20〜30%の省電力化、それと1.15倍の実装密度向上がN2で実証出来た、というものだった。ただこれは開発中の試作シリコンを利用しての評価結果という話で、しかもロジックではなくSRAMを利用しての数字だそうで、まだこの数字が実際の量産プロセスのものとして使えるわけではない様だ。ちなみにNanosheetを利用したトランジスタの性能そのものは80%向上(恐らくN3あたりと比較しての数字だろう)とされるが、256MbitのSRAMを試作し、Yieldが50%を超えたというのは、進捗を考えれば間違いなく前には進んでいるのだが、量産開始にはまだ色々乗り越えるべき壁がありそうに思える。ちなみにこのN2でTSMCはBackside PDN、つまり基板裏面からの電源供給をオプション提供するとしている(逆にN3世代はBackside PDNは今のところ提供予定が無いらしい)。今のところTSMCはN2の提供予定を2025年からずらしていない。ので、2025年末辺りに量産を開始、搭載製品が2026年に投入されるというあたりだろうか。そのN2の次にN2PとかN2Xも予定されている様だが、こちらがどうなるかは今のところ情報が無い(Photo05)。
ところでN7〜N4まではサラッと流してしまったが、Photo05にもある様にメインストリーム向けは今後N4PあたりにシフトするとTSMCは予測しているわけで、実際PCマーケット向けで言えばCPUやGPUはとっくにシフト済で、今後はそれこそNVMeのコントローラなどがまさにN4Pというか5nm世代にシフトしてくると予測されている。
ではN7というかN6は今後廃れるか？ というと、これがしぶとく生き残りそうである。主な用途はPHYなどのアナログを含む周辺回路系とSRAMである。この分野ではAMDが先行していて、Ryzen/EPYCの3D V-Cacheとか、GDDR6/Infinity Cacheを実装したRadeon RX 7000シリーズのMCD(Memory Cache Die)がこれだが、IntelもMeteor LakeでSOC TileとIO TileをやはりTSMC N6で製造している。なんで？ という理由は昨年のロードマップでも説明したが、主に配線密度が向上しないのが理由でSRAMの実装密度は7nm世代を境に急激に伸び悩んでおり、もうN6で作ろうがN4で作ろうが、同じ容量のSRAMだとエリアサイズが殆ど変わらなくなっている。これはPHYとか周辺回路系も同じで、PHYなんかは微細化してもエリアサイズは変わらないし、USBとかSATAのコントローラを高速化する必要性も薄い(N6でも十分高速に動く)。もっと言えば、プロセスを微細化すると動作電圧も下がるが、これは逆に言えば耐電圧が下がっているという意味でもあり、なのでN6で動いている周辺回路をN4に持っていった場合、入出力回りは耐電圧を引き上げるためにむしろ回路が複雑化してしまう。つまりメリットが皆無なわけだ。
それでいてプロセスを微細化するとコストが跳ね上がる。tom's Hardwareが2023年7月に報じたTSMCのWafer Priceによれば、2024年度のTSMCのWaferの生産価格は1枚当たり
7nm : $9,725
5nm : $12,730
3nm : $19,150
だそうで、結構大きな差がある。ちなみにこれは量産のコストであるが、設計コストの方も7nmと5nm以降では大違い(Photo06)であり、そりゃ性能も面積も変わらないのなら、なるべく7nmを使った方が有利である。N6というのはそのギリギリのプロセスであり(既にTSMCはN7の受注を終了しているので、今後のデザインはN6なりN6Pに限られる)、なのでより高密度なSRAMを実装できるテクニックとかが開発されない限り、このN6世代は相当残る事になると思われる。
ただロジックそのものは引き続き先端プロセスを使う訳で、したがって(UCIeを使うかどうか、はまた別にして)Chipletの形でN3あるいはN2以降のロジック部をN6のSRAMやPHYなどと組み合わせる、という使われ方が今後はより広範に使われることになるかと思う。実際のところ、例えばAMDは3D V-CacheでSRAMのダイを2つ積層してロジックに搭載するという事を製品化しているし、Instinct MI300シリーズではN6で製造したInfinity Cache兼HBM3コントローラのダイの上にGPUなりCPUのダイを載せるという実装を既に行っている。こうした使われ方は今後も増えて来るのは間違いないし、そうなると引き続き7nm世代のプロセスが使われるだろう。Photo03では7nm世代が16%くらいまで減っているが、2024年はこれが10%くらいまで下がるかもしれないものの、そこで下げ止まりになるのではないかと予想している。ちなみにPhoto03はあくまでもRevenue、つまり売上ベースの話であって、Waferの枚数ベースで言えば5nmのWaferは7nm Waferの1.5倍位の生産量と考えられる。この7nm世代は長く使われることになりそうだ。
●2024年のSamsung - 歩留まり改善次第で面白いが、情報が……
○Samsung
2022年は割とオープンにSamsung Foundry ForumやSAFE Forumの情報を公開してくれたSamsungであるが、2023年は殆ど非公開になってしまっており、それもあって情報があまりない。とはいえ、以前こちらで示したロードマップ(Photo07)そのものに変更はない。既に2022年のうちにSF3Eはリリースされており、2023年はSF4PやSF5Aが量産に入った「筈である」。というのは、実際にそれを使っている顧客が判らない(Samsung自身も公開しておらず、また筆者が調べた限りではSF4PとかSF5Aを使っていると公言している顧客も存在しない)ので、立ち上がっているかどうかがはっきりしないためである。実はこれまでも業界では、たびたびSamsungが採用されるという「噂」は存在した。これは主にTSMCの供給能力が常に逼迫状態にあるからで、なのでTSMCだけに頼るのではなくSamsungも使う、という話である。実際過去には、例えばNVIDIAはA100をTSMC N7で、RTX 30シリーズをSamsung 8Nで製造するといった形で、TSMCだけに頼らない方策を取っていた。Qualcommも同じである。もっともそのQualcomm、Snapdragon 8 Gen 4はSamsungを使わずにTSMCだけを使う事にしたといった報道もあり、正直なところSamsungのSF4シリーズの需要がどの程度あるのか、筆者には掴み切れていない。
実はそのSnapdragon 8 Gen 4は当初SF3を想定していたらしい。2023 Symposium on VLSI Technology and Circuitsにおける発表(Photo08)では、SF4世代と比較して22%の高速化と34%の省電力化、21%のエリア面積削減が実現した(Photo08)としており、これを組み合わせることでSF4世代より大幅に高性能かつ省電力・省面積を実現できるという触れ込みであったが、そもそもSF3Eが当初のYieldが10%台、その後2022年末あたりで40%台まで向上したものの、そこから遅々としてYieldが上がらず、SF3についても状況があまり変わっていないらしい。これがQualcommにとってはやはり許容範囲外だったようだ。SamsungはTSMCと比較すると大幅に値下げをかましているらしいのだが、それでもSF3は先端プロセスだけに製造コストはかなり高いと思われる。それでいてYieldが5割を切ってたら、それは考え直すのも無理ないだろう。
もっともSF4世代に関してはYieldが70%を超えた、という報道もある。同じ報道では、AMDがZen 5cベースのCCDをこのSF4世代(流石にSF4Xという事は考えられないので、SF4Pあたりかと思うのだが、ひょっとするとSF4かもしれない)で製造するという報道がある(Zen 5ベースのCCDはTSMCのN3Eだろう)ので、これが実現すればAMDはTSMCとSamsungのDual Fabの形で製品を投入する可能性がある。同様にAMDのRadeonやTSMCのGeForceについても、バリュー向けの下位製品向け(AMDならNAVI43、NVIDIAならB106あたり)は、コスト削減という意味でもSF4を利用する可能性は残っていそうだ。
●2024年のIntel - 計画は死守、今年はIntel 3の立ち上がりが鍵
○Intel
IntelのProcessに関するロードマップそのものは、2022年2月のInvestor Conferenceで示されたこちらから基本的に変更はない。2022年度には既にIntel 7をリリース。2023年度にはIntel 7+に加え、何とか年末にIntel 4を採用したMeteor LakeベースのCore Ultra製品の出荷を開始した事で、辛うじてロードマップ死守に成功している。
辛うじて、というのは本来Intel 4は2022年後半に量産開始していた筈で、なのに出荷が1年後というのはロードマップを守れているうちに入れていいのか？ というグレーゾーンに入っているからだ。まぁ以前こちらでレポートしたように、当初の生産はOregonのD1のみで、量産工場であるFab 34での生産開始は2023年10月だったことを考えれば、「量産こそスタートしていたものの、生産量が少なかったのである程度蓄積するまで出荷が出来なかった」と言い張ることができる範疇ではあるのと、必ずしもMeteor Lakeの出荷の遅れがIntel 4だけにあるとは限らない(CPU Tileは製造できたけど、他のTileの供給が遅れたとか、EMIB/Foverosに問題があったとか、要因は色々あり得る)事を考えれば、ギリギリセーフといったところだろうか。
これに引き続き、2023年後半にはIntel 3の量産が開始した「筈」なのだが、実際は微妙に遅れた(Photo09)。2023年12月に開催されたAI EverywhereイベントでGelsinger CEOは5ノード分のウェハを公開したが、この際に明確に「Intel 3は来年(つまり2024年)量産を開始する」と説明しており、2023年中は"Manufacturing ready"状態ではあるものの、実際に量産は開始していなかった。なので今年はまずこのIntel 3の量産が本当に立ち上がるのか、というのがポイントになる。
とはいえ、Intel 4とIntel 3がそこまで大きく違うのか？ というとちょっと微妙である。そもそもIntelはIntel 4とIntel 3の違いを明確に説明していない。実のところプロセスそのものには大きな違いは無く、
High Density Cell Libraryが提供される
VTオプションが増えた
という程度らしい。Intel 4プロセスそのものの説明は以前こちらで行っているが、Intel 4そのものは最大8VT(PMOS/NMOSそれぞれ4種類の電圧を用意)構成となっている。この電圧の幅をさらに広げて、より高性能な動作を可能にしたり、逆により省電力な構成にしたり、という選択の幅を広げるということらしい。要するにIFS(Intel Foundry Service)向けに、より幅広い動作オプションを提供するという話で、逆にプロセスそのものにはそれほど手が入らない(どれほどか、というのは良く判らないが)らしい。
ちなみにIntel 4であるが、こちらで説明したように、M0層の形成ですらEUVを使っておらず、SAQP(つまりDUVの液浸)ベースで製造が行われている。よくもこれをSAQPでやったな、と思わなくもないのだが、EUVを使って複雑なパターン形成を行うにはまだ習熟度が足りなかったか、EUV Stepperの数が十分ではなかったか、あるいはその両方が要因かと思われる。ただこれはTSMCのN3→N3Eと同じような話で、EUVを使ってタイトなジオメトリを狙って歩留まりを下げるより、確実に量産できることを狙ったのであれば、それは理解できる話ではある。このあたりはIntel 3もそのまま引き継ぐと思われるので、ここでの製造難易度は低いと思われる。
むしろ問題はそのIntel 3の量産工場が未だに明らかになっていない事だと思う。Intel 4はまず当初OregonのD1で少量の生産がスタートし、本格量産はIrelandのFab 34が引き継ぐ形になる訳だが、現時点でIntelはIntel 3の量産Fabがどこになるか明らかにしていない。現在Arizonaに建設中のFab 52/62は今年量産に入る予定だが、ここで製造されるのはIntel 20Aである。またOhioに建造中のFab 27はそもそも稼働が2025年になりそうだし、ターゲットはIntel 18Aである。2023年12月に、建設費用250億ドルのうちイスラエル政府が32億ドルを援助する事が発表されたFab 38が製造するプロセスはまだ発表されていないが、こちらは2028年から運用を開始とかいう話になっているので、Intel 3には到底間に合わない。消去法的に言えば、そうなると可能性がありそうなのはArizonaのFab 42という事になる。
ただ今年Intel 3の量産を始めるためには、既にFab 42にEUV Stepperが納入開始されていないとおかしい。Fab 34に最初のEUV Stepperが納入されたのは2022年12月で、Fab 34でのIntel 4の量産が開始されたのが2023年9月という事を考えると、少なくとも量産開始の9か月前にはEUV Stepperが導入されないと間に合わないという計算になるからだ。この辺りは現状ちょっと不明である。逆に言うと、Intel 3の量産を2024年中に始めるためには、遅くても3月までにEUV Stepperが納入されている必要がある。まぁIntel 3も当初はOregonのD1で量産をスタートする事になると思われるので、Fab 42の稼働開始は多少遅れても許されるのかもしれないが。
あともう一つ気になるのはFab 34の今後である。Intel 4を使うのはMeteor Lakeのみであり、しかもCPU Tileだけだからそれほど大量の製造能力は必要ない(何しろダイサイズは推定で73.9平方mmほど。Wafer 1枚から730個ほど取れる計算になる)。なので、今はまだIntel 4を使ってMeteor Lakeの製造に専念しているだろうが、今後はIntel 3を混在して製造する様になっても不思議ではないと考えられる。
ちなみにIntel 3はSierra ForestとGranite Rapidsが利用する事になるが、こちらはかなりサイズの大きなTileが必要になると見られる。現状Intel 4は100平方mmを切るサイズのダイしか量産できていない訳で、600平方mmを超えるサイズで本当に歩留まり良く製造できるか、というのが次の試練となるだろう。
あと最後に余談を一つ。Intel 18Aの先のプロセスに向けて、IntelはASMLの次世代EUV Stepper(High NA:NA=0.55)を契約したという話は以前から発表されており、2023年12月に最初のプロトタイプがASMLからIntel(納入先はOregonのD1X)に送り出された事が報じられた訳だが、IntelはこのHigh NAのEUV Stepperで、初期ロットの10台のうち6台を確保した、なんて話が2023年末に流れてきた。
まぁこの事そのものは別に問題ではないのだが、High NAのEUV Stepperではマスクの作り方が変わる。NA=0.33の場合、マスクは縦横4倍サイズであるが、NA=0.55では縦8倍横4倍になるため、Reticle Limitが半分に減る。ということは、例えば400平方mm程度までは1 shotで露光できるが、これを超えるようなサイズのダイの場合だと、ダブルパターニング方式で上半分と下半分を別々のマスクで露光するという面倒な作業が必要になる。これは単純にスループットが半減する以上に、この2回のshotの位置合わせの精度を十分に高めないと、パターンそのものがつながらないとかいう話になって、Yieldが極端に落ちる事に繋がる。解決策としては縦方向のサイズが従来の倍になるマスクを作れば行けるという事になる話だが、それはそれでまた難易度が高く、今聞いている限りではそういう方向にはいかないようだ。
また、ウェハ1枚を丸ごと露光する際のShot(露光処理そのもの)数が倍になる。まぁShot数が倍になったからと言って消費電力もきっちり倍になる訳ではないにせよ、相応に消費電力が増える＝製造コストがさらに上昇する事に繋がる。
加えて、High NAのStepperではObscurationと呼ばれる現象が避けられないとされている。DUVまではレンズを使って光を収束させる事が出来たが、EUVではレンズに当たるものが作れないので、基本ミラーを使ってEUVを収束させる事になる。ところがHigh NAではこのミラーのサイズが大型化するため、あるミラーが他のミラーを遮って影になってしまう、という現象が避けられない。これがObscurationで、当然遮られた場合にはまともにパターニング出来なくなる。この影響を減らすために色々技法が考案されているが、それでもNA=0.33の時よりもYieldが悪化しやすい事は避けられない。あとNA=0.33の時には120nmほどあった露光深度が、NA=0.55だと41nmまで減ってしまう。これはなかなか厳しい数値である。
そんな訳で、High-NAのEUVを導入するのはいいが、これを使いこなすのは従来のNA=0.33の時よりもさらに難しくなる。Intelが6台ものHigh-NA EUV Stepperを導入する、というのはここで他社に先駆けてHigh-NA EUV Stepperを導入して早期に技術的な方法論を確立する事で、Intel 18A以降のプロセス開発で優位に立ちたいという意欲の表れと考えられる。この辺はまだ当分先の話になるのだが。
