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●7nmでEUVの導入を目論むSamsung
Samsung Electronicsは、10nmプロセス世代に本腰を入れており、11月18日にはQualcommのSnapdragon 835がSamsungの10nmプロセスを利用する事が正式にアナウンスされているし、これに先立つ10月17日には10nmの量産を開始したというアナウンスも行われている。実のところ10nm世代はちょっと微妙な感じで、SamsungとIntelはイケイケ、GLOBALFOUNDRIESは10nm世代をスキップしている。TSMCも一見イケイケなのが、XilinxやAPM(Applied Micro)は10nmをスキップして7nmを使うことを表明している、といった感じになっており、単にファブのキャパシティを勘案して…というだけでは無い様に思える。

さてそのSamsung、ARM TechCon 2016では「Samsung LN10LPP Reference flow using Cortex-A53 with Cadence tool」(元の講演タイトルは"High-performance 10nm Imprementation of ARM Cortex-A53")と、「Ready to Design at 10nm: Samsung Foundry and Synopsys Design Enablement Collaboration for Tapeout Success」という2つのセッションが用意された。前者はCadence、後者はSynopsysで、どちらのEDA Toolchainを使っても10nm世代でARMのSoCを作れるという話であるが、前半に説明されたSamsungのロードマップそのものは共通であった。そこで、このあたりを中心に同社のロードマップをご紹介したい。

そのSamsungの説明であるが、まずは現状の14nmが順調であることを軽く触れた(Photo01)後、ロードマップというかそれぞれのプロセスノードに対するパフォーマンス/消費電力比の説明があった(Photo02)。少なくとも現状の想定では、まず登場する10LPEと、その次に出てくる10LPPでは順調に性能が改善する、としている。ちなみに10LPE→10LPPでは、low-k材料が改良の主眼となるとしており、要するに配線層の絶縁材料に、より誘電率の低い材料を使うことで、寄生容量に起因する信号の遅延を改善しよう、という目論みに見える。14nm世代ではLPE→LPPでCPP(Contacted Poly Pitch)を変更していたが、同種の変更が10nmでもあるかどうかははっきりしない。

また今後のロードマップ(Photo03)では、10nmに関してはEUVを使わない(これは規定路線)訳だが、7nmに関してはまずNon-EUVでの量産を開始し、続いてEUVでの量産に切り替えるとしている。この7nmのEUVが短命な理由はマスクの数である。Samsungの試算では、14nm→10nmは若干マスクの数が増える程度だが、7nmでは大幅にマスクの数が増えることになり、NREがかなり高コストになると見ている。なので実際には7nmの初期の製品のみがNon-EUVでスタートするが、出荷が軌道に乗る時期にはEUVに全面移行するものとみなしている。ちなみに今回のセッションではEUVそのものについては特に議論は無かったが、Samsungの見通しとしては7nmが本格量産に入る時期(2018年後半?)にはEUVが量産に耐えるスループットを実現できるという前提の様だ。

ちなみにスライドがちょっと前後するが、Samsungは28nm(28FDS)と、14LPE/LPP/LPC、それと10LPE/LPPが比較的長期間使われるプロセスとして想定している。このうち組み込みでは省電力系は28nmで、14/10nmは広く分野で利用されてゆく一方、7nmはモバイルやサーバなどにフォーカスしたものとなる、と見ている。Photo03に戻ると、28nmはプレーナ型の最適なプロセスとしており、今後eNVM(Embedded Flashになるのか、その他のメモリになるのかは不明)やRFを追加すると言う、TSMCの28HPC+みたいな方向に進んでゆくものと思われる。

一方14nmには低コスト版の14LPCを追加することを2016年4月に発表しており、今後はこの14LPCを使った製品が主流になると思われる。これと10LPPは当面共存してゆくというのがSamsungの見解である。10LPPと14LPCを比較すると、NREやプロセスコストには絶対的な違いがあり、これは当面埋まらないので、このあたりはコストと性能のバランスを見ながら、ということだろうか。7nmが自動車向けに入っていないのはちょっと不思議なのだが、自動運転向けを狙う場合は最低でもAEC-Q100、実際にはISO 26262 ASIL-B〜Dが求められる事になる。まずはAEC-Q100の動作温度範囲をサポートしないと話にならないわけで、このあたりの見通しが立つまでは自動車向けのアナウンスは留保しているのかもしれない。

●年内にも量産を開始する10LPEプロセス
さて、ここからがその10nmに関する話である。先のプレスリリースにもあったように、すでに10LPEそのものの量産技術は確立しており、最初の製品のテープアウトも終わり、年内には量産に入る(Photo05)。これに続くのが10LPPで、2018年の量産には最適というあたりは、おそらく2017年後半に最初の製品がテープアウトし、2017年中に量産に入るという感じであろうか。最近の先端プロセスの場合、性能を決めるのがトランジスタそのものから配線層に移りつつある(配線層の寄生容量が性能向上を妨げる)。抜本的な解決はそれこそCNTとかになるのかもしれないが、とりあえずは新しいlow-k材料で誘電率を下げて、寄生容量を減らした結果10%ほどの性能改善が可能になった、というあたりだろうか。すでに10LPEの時点で14LPPより10%ほど性能が改善しているから、あわせれば20%ほどの性能改善になるという計算だ。

Photo06がタイムラインであるが、10LPPのPDKや主要なライブラリ、開発ツール、IPなどが年内〜来年初頭までに揃う予定で、年内からはリスク生産も開始される。Photo07がPDKの中身であるが、基本すべてが揃っているとする。ちなみにこのロードマップはCadenceのセッションでのものだが、Synopsysのセッションでのロードマップ(Photo07)も同じとなっている。

Photo09がIPの状況であるが、10LPPはライブラリとIPのみ若干遅れるが、それでも2017年第1四半期には全部揃う形だ。IPに関しても、とりあえず普通に必要とされるものは大体揃っている感がある。あとはARMがPOP IPやArtisanを提供すれば出来上がりという話であろうし、今回のCadenceやSynopsysの講演は、こうしたPOP IPの開発にも多少なりとも関係しているであろうとは想像される。

Synopsys/Cadenceのツールを使ってのインプリメントの話は割愛するが、それぞれのツールを利用してCortex-A53をインプリメントした結果だけご紹介する。Synopsysの場合であるが、設計目標1.4GHzに対して、頑張って1.52GHzを実現しており、この際のStatic Power(リーク電流に起因する分)は30mWとなっている(Photo10)。

一方Cadanceの方はもう少し細かく結果が出ており、14LPPで1.4GHzだったコアを10LPPでは1.5GHz駆動でSign Offできている(Photo11)。エリアサイズはシングルコアで0.275平方mm、クアッドコアで2.23平方mm程度となっている(Photo12)。

消費電力については、クアッドコアのものだけが出ているが(Photo13)、4コアフルに使った場合で1.4Wほどで、スマートフォンのPower Enverope(消費電力の枠)にあわせたものになっている。どちらもまだシミュレーション上での話で実際のコアではないが、少なくともCadence/Synopsys共にデザインフローを問題なく構築できるとしており、来年初頭にまず10LPEを使ったコア(Snapdragon 835が最初のものかもしれない)がまず出荷され、2017年末〜2018年に掛けては10LPPを使った製品が大量に出てきそうという予測が出来る内容であった。

(大原雄介)