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Intelは2月13日(米国時間)、産業機器や車載、マシンビジョン、業務用AVシステムなどのニーズに対応する新たなFPGA「Intel Cyclone 10ファミリ」として、10Gトランシーバを搭載した「Cyclone 10 GX」ならびに低消費電力を実現した「Cyclone 10 LP」の2シリーズを発表。これに併せて、日本アルテラはメディア向け説明会を開催。Intel プログラマブル・ソリューションズ事業本部(PSG)のプロダクト・マーケティング副社長であるAlex Grbic(アレックス・ガービック)氏が2シリーズの概要について説明を行った。

「Cyclone 10の実現にあたっては、Interoperability(相互運用性)の確保やパフォーマンスの向上/消費電力の低減を実現させる一方で、システムにスケーラビリティを持たせ、ビジネスの価値向上をもたらす、という2つの側面をどうやって統合させるかがポイントとなった」と同氏は語る。実際、Cyclone 10シリーズは主な市場として、産業機器や自動車関連、マシンビジョンなどを掲げているが、それ以外にも、クラウドのエッジノードなどに接続されるさまざまな機器などにも対応することを目的に掲げている。「対象とした市場のニーズは2つ。1つは高速なインタフェースへの対応。もう1つは集めたデータを高速に処理するための高パフォーマンスを低消費電力で実現することであり、前者には10Gトランシーバを搭載させたGXで、後者にはI/O数を増やしつつ、低消費電力を実現させたLPで、それぞれ対応を果たした」とする。

具体的な性能としては、GXはTSMCの20nmプロセスを採用し、コアパフォーマンスをCyclone V GTの2倍に高めたほか、10.3Gbpsトランシーバ、1.40Gbps LVDS I/O、最大134GFLOPSのハード化されたIEEE 754準拠の単精度DSPを備え、メモリも1866MbpsのDDR3に対応。将来的にはメモリとFPGAのMCP化も計画しているとする。一方のLPは、そうしたリソースを極限まで廃し、ロジックエレメント(LE)数は最大12万、ユーザーI/Oピン数も最大525、最大LDVSチャネル数230としつつも、消費電力をCyclone V GXの半分にまで低減させたという。

消費電力の低減について同氏は、「主にスタティック電力の削減を重視したプロセスの最適化を、既存アーキテクチャをベースに開発することで、コストの低減との両立を実現した」としており、自社プロセスではなく、TSMCの20nmプロセスを採用したことについても、市場に併せてプロセスは選択していく方針であり、今後2〜3年のTime to Marketを考えると、すでにこなれているTSMCを選ぶ必要性があったようだ。ちなみに、Intelは2016年に、今後のロードマップとして、10nmプロセスを採用したハイエンド向け「Falcon Mesa(HE)」、14nmプロセスのミドルレンジ向け「Falcon Mesa(MR)」、そして22nmプロセスを採用した「Harrisville」(いずれも開発コード名)を開発していることを明らかにしているが、Cyclone 10はTSMCのプロセスを採用していることから、それよりも前、2015年に公開したロードマップの「Cedar」(開発コード名)の系譜に連なるものと考えられる。

また、Cycloneシリーズということで、Cyclone V SoCのようなSoC FPGAが登場する可能性について同氏に確認したところ、すでにそこがカバーする領域にはArria 10 SoCが存在しており、Cyclone 10をSoC FPGAで提供する計画はないとするほか、Xeon+Arria 10 GXのMCPのような製品についても検討はしていないとする。

なお、製品ローンチのタイミングだが、Cyclone 10 GXは2017年第4四半期に、Cyclone 10 LPは同第2四半期末にそれぞれ提供を開始できる見通しで、第2四半期中に開発ソフトウェア「Quartus Prime」でのサポートや開発キットの提供なども開始する予定。価格については、出荷数などにより変化することになるが、ざっくりとした見通しで、Cyclone 10 GXがCyclone V GTの半額程度、Cyclone 10 LPがCyclone V Eの半額程度になりそうだという。

(小林行雄)